纳米制造工艺得到推进和创新     DATE: 2019-06-08 20:28

  尘埃从未有时间适应技术。如果我们谈论半导体和芯片工厂,灰尘是一件坏事 - 这就是为什么你看到工程师穿着全身套装图片,即所谓的洁净室套装的原因之一。但是,我们不是在谈论工程服装。相反,我们来讨论由台积电引入的6nm制造工艺。
 
 
  台积电宣布了这条消息,因为三星发布了自己的6nm光刻磁带并开发了5nm FinFET(现已准备好向客户提供样品)。关于台积电公告的有趣之处在于它已经开始开发5nm。实际上,5nm处于所谓的风险生产阶段,这基本上意味着可能存在需要调整的问题,但它是可用的。 6nm计划在2020年第一季度开始风险生产。
 
  那么,如果台积电已经开始使用5nm,那么6nm的重点是什么?这是一个很好的问题,我有两个可能的答案相互关联。让我们从第一个开始吧。其设计规则与经过验证的台积电 N7技术完全兼容,使其能够重用其全面的设计生态系统。因此,它提供了无缝的迁移路径,快速的设计周期和非常有限的工程资源,客户可以从新技术产品中获得产品优势,台积电解释说。
 
  对客户的好处是N6(6nm)的逻辑密度比N7(第一代7nm)高18%,允许更多晶体管封装在同一空间内,以获得更好的性能和更低的性能。能量消耗。所以从表面上看,N6的目的是为台积电客户提供超过7纳米的相当经济的升级途径,这是第1号答案。第二个可能的答案是营销。命名过程节点没有严格的规则 - 例如,对于台积电,10纳米对于台积电大约相当于7纳米。台积电的6nm节点可以调整其7nm +(N7 +)节点。与AMD的Zen 2(Ryzen 3000)所基于的N7 +一样,新的N6节点利用了Extreme Ultraviolet(EUV)光刻的新功能(与N7的深UV或DUV光刻相反)。
 
  如果是这种情况,台积电可能只被称为7nm ++(N7 ++),因为它基本上是7nm,具有更高的晶体管密度。但是,嘿,6nm听起来更好。也许台积电在从16nm过渡到12nm之后学到了一些营销数据。无论如何,台积电预计其6nm节点将用于各种应用,从GPU和高性能计算到人工智能和5G基础设施。只有台积电的N6和N7以及N5再次指出了减少微处理器制造技术的难度。随着晶体管变小,单个规则集不一定能提供最佳结果。这可能是台积电,三星,GlobalFoundries和英特尔提供多个同步选项的部分原因。